第1轮开源55nm流片成果：多款芯片成功点亮！

ECOS团队和社区用户对第1轮开源55nm流片芯片展开全方面测试，部分芯片点亮成功！这标志着ECOS团队基于开源EDA+开源IP+开源PDK的芯片设计和流片解决方案，已从前期主要服务团队自身芯片设计，逐步发展为能够支持不同类型用户开展小批量芯片设计的开放平台。

01 摘要及概述

2026年7月中旬，在第1轮ICS 55nm流片班车芯片完成封装后，ECOS团队第一时间便组织工程师对其开展测试工作，最终取得了较为积极的成果。与此同时，ECOS团队还通过快递的方式，将5位社区用户参与设计与流片的芯片（数字流片交付封装后的芯片，模拟流片交付裸片）寄送至其手中。经过PCB设计、打板与调试，其中3位用户已陆续返回测试结果，另有2位社区用户尚未开展测试工作。具体情况如下：

• 第1轮开源流片成果。ECOS团队及开源社区用户已完成多款基于浙江创芯55nm开源PDK的芯片设计、流片和测试，覆盖处理器核、SoC、存储器、PLL、接口控制器及AI加速器等模块。测试结果表明，多款芯片已通过核心功能验证，其中ECOS T1首次成功验证了PLL的倍频与分频功能。

• ECOS开源宏单元库。ECOS开源宏单元库是ECOS Factory的重要组成部分，提供经过硅后验证、可直接集成的IP数据包，覆盖SRAM Compiler、ROM Compiler、PLL等多种关键类型。所有宏单元IP均提供配套LEF、Liberty、Verilog模型和接口说明文件，支持用户在线配置（SRAM和ROM）和下载，大幅提升芯片设计效率与流片成功率。

02 第1轮流片成果

YSYX-8-C1至C3芯片由ECOS团队完成设计和测试。其中C1芯片集成有4个“一生一芯”处理器核+1个共享SoC，C2和C3芯片各集成有13个“一生一芯”处理器核+1个共享SoC。当前用于点亮和功能验证的处理器核（“一生一芯”B阶段）采用流水线架构，支持标准RV32E指令集，并配置有Cache，以提升指令和数据访问效率。芯片SoC部分集成有UART、SPI、GPIO等常用IP模块，具备较为完整的嵌入式系统运行能力。基于现有处理器核+SoC组合，芯片应能运行RT-Thread实时操作系统、GUI版游戏等较复杂应用，并同时支持运行学员自主编写的演示程序。备注：C1芯片在功能上与C2、C3芯片完全一致，区别在于C1芯片后端采用“扁平化”方式处理。

YSYX-8-C1芯片（流片编号SoC3）

YSYX-8-C2芯片（流片编号SoC1）

YSYX-8-C3芯片（流片编号SoC2）

YSYX-8-C1至C3芯片测试内容覆盖PSRAM、GPIO、PWM、TIMER、UART1、I2C、RNG、CRC和QSPI等IP模块。其中，PSRAM用于验证片外存储器访问及数据读写能力；GPIO、PWM和TIMER分别用于验证通用输入输出、脉冲宽度调制及定时器功能；RNG和CRC用于验证随机数生成与数据校验能力；QSPI则用于测试高速串行接口及相关存储访问功能。经过上板测试，目前除C2、C3芯片的UART1和I2C存在异常外，其余测试项目均已成功通过。表明芯片整体功能基本正常，处理器、存储系统及大部分片上外设均能够稳定工作。

YSYX-8-C1至YSYX-8-C3芯片板卡（测试板）

YSYX-8-C1至YSYX-8-C3芯片板卡（星空L4）

YSYX-8-C2芯片驱动QSPI接口彩屏（测试板）

YSYX-8-C2芯片驱动QSPI接口彩屏（星空L4）

ECOS T1和T2芯片由ECOS团队完成设计和测试。其中T1芯片采用“CL1处理器核（自研）＋定制SoC”的架构设计，主要用于验证ECOS团队CL1处理器核以及PLL模块的功能正确性，而T2芯片主要作为对照组单独验证PLL模块的正确性。T1芯片的CL1处理器核采用流水线架构，支持标准RV32IMC指令集，并配置有Cache，可在保证指令执行灵活性的同时提升存储访问效率。而定制SoC部分集成有UART、SPI、GPIO、I2C、PLIC、SDRAM、JTAG等多种IP模块，同时首次在55nm开源芯片中引入具备完整自主知识产权的PLL（锁相环）模块，可实现时钟倍频与分频操作，为处理器核及各功能模块提供稳定、可靠的工作时钟。

ECOS T1芯片（流片编号SoC6）

ECOS T2芯片（流片编号Ana1）

ECOS T1芯片板卡（测试板）

ECOS T1芯片板卡（星空T1 Pico）

ECOS T2芯片板卡

ECOS T1芯片测试主要围绕PLL、ISRAM、I2C EEPROM、QSPI PSRAM、CLINT、GPIO、SDRAM、PLIC、TIMER INTERRUPT和JTAG等IP模块展开，而T2芯片测试则只包含PLL模块。测试结果显示，两颗芯片的PLL均工作正常，可成功输出8分频的100MHz和50MHz分频时钟，波形测量结果与预期一致。这意味着大家最快可以在ECOS团队下一轮55nm流片班中，使用该PLL模块！此外，ECOS团队还重点测试了T1芯片的JTAG模块，确定芯片已经具备基本的在线调试能力，为后续测试其余IP模块奠定了坚实的基础。最终，ECOS T1和T2芯片通过所有测试项，达到团队流片前所设定的预期。

ECOS T1和T2芯片PLL输出100MHz分频时钟

ECOS T1和T2芯片PLL输出50MHz分频时钟

ECOS C3芯片分别由社区用户洪啸宇和童小军团队完成测试。洪啸宇的芯片是一款基于Vexriscv的MCU，支持RV32IM指令集，采用五级流水，通过AHB总线与串口、PWM、SPI Flash、LPC总线进行通信，支持时钟和外部中断。童小军团队的芯片是一款基于Chisel的RISC-V AI加速器，采用PicoRV32（RV32I指令集）处理器核心，通过简化寄存器接口与CompactAccel（8×8矩阵加速器）和BitNetAccel（8×8无乘法器加速器）进行通信，支持UART串口、GPIO通用IO和中断控制，可实现边缘AI推理计算。

ECOS C3芯片（流片编号SoC4）

洪啸宇芯片测试结果：芯片上电、时钟、复位及JTAG连接正常；OpenOCD可读取JTAG ID并执行CPU调试；mcycle、片内1K SRAM、APB外设及外部SRAM读写均通过；片内外SRAM测试程序运行成功；Dhrystone整体正常，但定时器尚未完成移植。CoreMark运行时出现异常跳转和堆栈破坏，初步判断与FPGA和ASIC之间的SRAM时序差异有关；RT-Thread则因mscratch寄存器未配置而启动异常。后续将增加SRAM等待周期，并通过替代方案完成RT-Thread适配和验证。

ECOS C3芯片板卡（洪啸宇）

FPGA最小系统板卡（洪啸宇）

ECOS C3芯片板卡+FPGA板卡组合体（洪啸宇）

ECOS C3芯片支持JTAG在线调试（洪啸宇）

ECOS C3芯片运行Dhrystone

童小军团队芯片测试结果：基础时钟信号工作正常（实测50.000002MHz，偏差约0.000004%），IO_PAD68（LCD_SPI_CLK）引脚输出方波规整、电平达标、驱动能力正常，电源与时序基础已验证。受当前流片版本未集成Flash控制器的影响，片上程序自举引导暂未成功。团队已明确后续方案：基于SoC4嘉立创主板+FPGA外部引导实现程序加载与功能验证。目前SoC4主板设计文件已就绪，计划完成打板后搭建完整测试平台，开展AI加速器算力、功耗、接口等核心指标的全量测试。

ECOS C3芯片板卡（童小军团队）

ECOS C4芯片由社区用户樊荣团队主导设计和测试。该芯片具备三大亮点：一是自主设计的SC32 RISC-V控制处理器核。采用五级流水线架构设计，设计时钟主频为50MHz，可用于芯片内部控制、任务调度及软件运行。且通过标准的AXI总线接口与外设模块（如串口、时钟及SPI Flash等模块）完成互联，构成一个最小可运行的数字芯片系统；二是面向密码计算需求设计的SM3/SM4专用指令扩展机制。通过软硬件协同方式提升国产密码算法执行效率；三是实现了XIP（Execute In Place）启动机制。支持处理器核直接从外部非易失存储器取指运行，为后续构建更加完整的密码SoC系统提供基础支撑。

该芯片在首次上电测试中成功输出SM3加解密结果，各项核心功能运行正常！在项目实施过程中，樊荣团队成员使用浙江创芯55nm开源PDK开展设计，进一步积累了工艺库使用、设计规则约束、时序收敛和版图实现等实践经验，提升了自主开展数字集成电路设计与工程化验证的能力。此外，团队还验证了自主RISC-V处理器、密码指令扩展及启动机制在真实硅片上的可实现性，完成了从FPGA和仿真验证到真实芯片平台的跨越。后续，团队将持续升级SC32处理器核、密码专用指令及算法加速单元，并面向Kyber、Dilithium等抗量子密码算法开展可重构计算架构研究，加快形成自主可控、可扩展、可工程应用的抗量子密码芯片技术体系。

ECOS C4芯片（流片编号SoC5）

ECOS C4芯片板卡

ECOS C4芯片输出加解密结果

03 ECOS Factory开源IP

ECOS IP库当前作为ECOS Factory流片平台的重要组成部分，将面向用户提供经过硅验证、可直接集成的IP数据包。其中ICS55宏单元是ECOS团队基于浙江创芯55nm开源PDK所打造的一系列Foundry IP，它将复杂的模拟、数字或混合信号功能封装为标准宏单元，并配套提供LEF、Liberty、Verilog模型及接口说明，便于用户在RTL仿真、逻辑综合、布局布线等后端流程中使用。得益于标准化的接口设计、配套模型支持以及硅后验证保证，ICS55宏单元彻底让用户告别了原本繁杂的Foundry IP开发和适配流程，大幅缩短芯片设计和验证周期，极大提升了数字电路设计的可复用性和流片成功率。目前除DDR PHY之外，其余Foundry IP均已完成硅后验证。

ECOS ICS55宏单元库

ECOS IP库提供全球首个开源55nm工艺的SRAM Compiler（https://factory.openecos.com/ip/sram），支持在线配置ICS 55nm同步单端口SRAM，容量最高640Kbit（80KiB），位宽为2–160bit。用户可按需设置存储规格、实现选项及接口，在线生成并下载文件包。此外，ECOS团队还首次在Compiler中引入了宏单元预览功能，用户可实时查看当前配置下的SRAM宏单元面积、尺寸、频率、功耗等信息，便于前期选型。ROM Compiler（https://factory.openecos.com/ip/rom）采用类似流程，支持在线配置ICS 55nm同步单端口ROM，容量最高1Mbit（128KiB），位宽为4–128bit。但需要注意的是：文件包中的.romcode文件默认内容全为0，可在本地替换内容进行仿真。流片时，请在订单备注中说明ROM内容替换需求，ECOS团队将会据此生成匹配的版图。

ICS55 SRAM在线生成器

ICS55 ROM在线生成器

PLL（锁相环）是数字电路设计中一个非常重要的IP，其主要功能是将外部参考时钟转换为芯片内部所需的高频、多路或分频时钟。ICS55 ECOS PLL（https://github.com/openecos-projects/ics55_ecos_pll）提供宏单元的行为模型、黑盒模型、LEF和Liberty视图，支持5–40MHz参考时钟输入，500-1200MHz倍频时钟输出。该宏单元尺寸为200μm×120μm，并包含模拟、数字及输出驱动等独立电源连接。正常情况下，用户配置好PLL的反馈分频、输出分频、旁路和使能参数后，该IP便可自动生成相应的主时钟和测试时钟，使用起来非常方便。此外，PLL的最新进展如下：补充3类Liberty Corner（min/typ/max），覆盖不同电压温度条件；更新行为模型，使功能仿真更加完整；同时完善README中的接口定义、电源连接、LEF摆放和布线说明。

ICS55 PLL代码仓库

ECOS流片交流群

04 关于ECOS团队

团队名字中的ECOS分别源自EDA、Chip、One Student One Chip、System Solution等单词的首字母，同时为Ecosystem的前四个字母，表意为“生态”。ECOS团队的成员主要来自中国科学院计算技术研究所、北京开源芯片研究院，以及开源社区等。ECOS团队聚焦开源EDA+开源IP+开源PDK的全开源芯片设计解决方案，致力于用“开源”理念革新芯片设计方法，实现“用开源降低芯片设计门槛，赋能千行万业”的终极愿景。为了更好地向广大开源芯片爱好者分享ECOS团队的研究成果，我们创建了微信公众号“ECOS开源芯片”，将重点介绍团队在开源IP/SoC、开源EDA、开源PDK、嵌入式、设计平台等方向的最新进展，并定期分享社区活动，欢迎大家扫描以下二维码关注！此外，ECOS团队网站为openecos.com，联系方式为：ecos-all@ict.ac.cn，如您有任何问题或建议，请发信至该邮箱，我们将尽快予您回复。